Timing Report

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Design Name ZXVGA
Device, Speed (SpeedFile Version) XC95144XL, -10 (3.0)
Date Created Sun Jan 30 21:18:58 2011
Created By Timing Report Generator: version J.40
Copyright Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 10.000 ns.
Max. Clock Frequency (fSYSTEM) 100.000 MHz.
Limited by Cycle Time for VGA_CLK
Clock to Setup (tCYC) 10.000 ns.
Setup to Clock at the Pad (tSU) 6.500 ns.
Clock Pad to Output Pad Delay (tCO) 14.500 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
AUTO_TS_F2F 0.0 10.0 800 800
AUTO_TS_P2P 0.0 14.5 61 61
AUTO_TS_P2F 0.0 8.3 61 61
AUTO_TS_F2P 0.0 12.7 129 129


Constraint: TS1000

Description: PERIOD:PERIOD_VGA_CLK:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_ZX_CLK:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
RAM_DT<0>.Q to RAM_DT<0>.D 0.000 10.000 -10.000
RAM_DT<1>.Q to RAM_DT<1>.D 0.000 10.000 -10.000
RAM_DT<2>.Q to RAM_DT<2>.D 0.000 10.000 -10.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
VGA_CLK to RAM_DT<0> 0.000 14.500 -14.500
VGA_CLK to RAM_DT<1> 0.000 14.500 -14.500
VGA_CLK to RAM_DT<2> 0.000 14.500 -14.500


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
RAM_DT<0> to rPIXEL<0>.D 0.000 8.300 -8.300
RAM_DT<1> to rPIXEL<1>.D 0.000 8.300 -8.300
RAM_DT<2> to rPIXEL<2>.D 0.000 8.300 -8.300


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
RAM_WR.Q to RAM_DT<0> 0.000 12.700 -12.700
RAM_WR.Q to RAM_DT<1> 0.000 12.700 -12.700
RAM_WR.Q to RAM_DT<2> 0.000 12.700 -12.700



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
VGA_CLK 100.000 Limited by Cycle Time for VGA_CLK
ZX_CLK 100.000 Limited by Cycle Time for ZX_CLK

Setup/Hold Times for Clocks

Setup/Hold Times for Clock VGA_CLK
Source Pad Setup to clk (edge) Hold to clk (edge)
RAM_DT<0> 6.500 0.000
RAM_DT<1> 6.500 0.000
RAM_DT<2> 6.500 0.000
RAM_DT<3> 6.500 0.000
RAM_DT<4> 6.500 0.000
RAM_DT<5> 6.500 0.000
RAM_DT<6> 6.500 0.000
RAM_DT<7> 6.500 0.000

Setup/Hold Times for Clock ZX_CLK
Source Pad Setup to clk (edge) Hold to clk (edge)
ZX_CSYC 6.500 0.000
ZX_RGBI<0> 6.500 0.000
ZX_RGBI<1> 6.500 0.000
ZX_RGBI<2> 6.500 0.000
ZX_RGBI<3> 6.500 0.000


Clock to Pad Timing

Clock VGA_CLK to Pad
Destination Pad Clock (edge) to Pad
RAM_DT<0> 14.500
RAM_DT<1> 14.500
RAM_DT<2> 14.500
RAM_DT<3> 14.500
RAM_DT<4> 14.500
RAM_DT<5> 14.500
RAM_DT<6> 14.500
RAM_DT<7> 14.500
RAM_AD<0> 13.500
RAM_AD<10> 13.500
RAM_AD<11> 13.500
RAM_AD<12> 13.500
RAM_AD<13> 13.500
RAM_AD<14> 13.500
RAM_AD<15> 13.500
RAM_AD<16> 13.500
RAM_AD<1> 13.500
RAM_AD<2> 13.500
RAM_AD<3> 13.500
RAM_AD<4> 13.500
RAM_AD<5> 13.500
RAM_AD<6> 13.500
RAM_AD<7> 13.500
RAM_AD<8> 13.500
RAM_AD<9> 13.500
VGA_B 13.500
VGA_G 13.500
VGA_IB 13.500
VGA_IG1 13.500
VGA_IG2 13.500
VGA_IR1 13.500
VGA_IR2 13.500
VGA_R 13.500
RAM_WR 5.800
VGA_HS 5.800
VGA_VS 5.800

Clock ZX_CLK to Pad
Destination Pad Clock (edge) to Pad
RAM_AD<0> 13.500
RAM_AD<10> 13.500
RAM_AD<11> 13.500
RAM_AD<12> 13.500
RAM_AD<13> 13.500
RAM_AD<14> 13.500
RAM_AD<15> 13.500
RAM_AD<16> 13.500
RAM_AD<1> 13.500
RAM_AD<2> 13.500
RAM_AD<3> 13.500
RAM_AD<4> 13.500
RAM_AD<5> 13.500
RAM_AD<6> 13.500
RAM_AD<7> 13.500
RAM_AD<8> 13.500
RAM_AD<9> 13.500
RAM_DT<0> 5.800
RAM_DT<1> 5.800
RAM_DT<2> 5.800
RAM_DT<3> 5.800
RAM_DT<4> 5.800
RAM_DT<5> 5.800
RAM_DT<6> 5.800
RAM_DT<7> 5.800


Clock to Setup Times for Clocks

Clock to Setup for clock VGA_CLK
Source Destination Delay
VGA_HS.Q VGA_HS.D 10.000
VGA_VS.Q VGA_VS.D 10.000
pWRREQ.Q RAM_WR.D 10.000
pWRREQ.Q pWRREQ.D 10.000
rWRREQ.Q RAM_WR.D 10.000
rWRREQ.Q pWRREQ.D 10.000
vgaCTCH<0>.Q RAM_WR.D 10.000
vgaCTCH<0>.Q VGA_HS.D 10.000
vgaCTCH<0>.Q pWRREQ.D 10.000
vgaCTCH<0>.Q rPIXEL<0>.CE 10.000
vgaCTCH<0>.Q rPIXEL<1>.CE 10.000
vgaCTCH<0>.Q rPIXEL<2>.CE 10.000
vgaCTCH<0>.Q rPIXEL<3>.CE 10.000
vgaCTCH<0>.Q rPIXEL<4>.CE 10.000
vgaCTCH<0>.Q rPIXEL<5>.CE 10.000
vgaCTCH<0>.Q rPIXEL<6>.CE 10.000
vgaCTCH<0>.Q rPIXEL<7>.CE 10.000
vgaCTCH<0>.Q vgaCTCH<0>.D 10.000
vgaCTCH<0>.Q vgaCTCH<1>.D 10.000
vgaCTCH<0>.Q vgaCTCH<2>.D 10.000
vgaCTCH<0>.Q vgaCTCH<3>.D 10.000
vgaCTCH<0>.Q vgaCTCH<4>.D 10.000
vgaCTCH<0>.Q vgaCTCH<5>.D 10.000
vgaCTCH<0>.Q vgaCTCH<6>.D 10.000
vgaCTCH<0>.Q vgaCTCH<7>.D 10.000
vgaCTCH<0>.Q vgaCTCH<8>.D 10.000
vgaCTCH<0>.Q vgaCTCH<9>.D 10.000
vgaCTCH<0>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<0>.D 10.000
vgaCTCH<0>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<2>.D 10.000
vgaCTCH<0>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<3>.D 10.000
vgaCTCH<0>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<0>.Q vgaCTCV<9>.D 10.000
vgaCTCH<0>.Q vgaENA.D 10.000
vgaCTCH<1>.Q RAM_WR.D 10.000
vgaCTCH<1>.Q VGA_HS.D 10.000
vgaCTCH<1>.Q pWRREQ.D 10.000
vgaCTCH<1>.Q rPIXEL<0>.CE 10.000
vgaCTCH<1>.Q rPIXEL<1>.CE 10.000
vgaCTCH<1>.Q rPIXEL<2>.CE 10.000
vgaCTCH<1>.Q rPIXEL<3>.CE 10.000
vgaCTCH<1>.Q rPIXEL<4>.CE 10.000
vgaCTCH<1>.Q rPIXEL<5>.CE 10.000
vgaCTCH<1>.Q rPIXEL<6>.CE 10.000
vgaCTCH<1>.Q rPIXEL<7>.CE 10.000
vgaCTCH<1>.Q vgaCTCH<0>.D 10.000
vgaCTCH<1>.Q vgaCTCH<1>.D 10.000
vgaCTCH<1>.Q vgaCTCH<2>.D 10.000
vgaCTCH<1>.Q vgaCTCH<3>.D 10.000
vgaCTCH<1>.Q vgaCTCH<4>.D 10.000
vgaCTCH<1>.Q vgaCTCH<5>.D 10.000
vgaCTCH<1>.Q vgaCTCH<6>.D 10.000
vgaCTCH<1>.Q vgaCTCH<7>.D 10.000
vgaCTCH<1>.Q vgaCTCH<8>.D 10.000
vgaCTCH<1>.Q vgaCTCH<9>.D 10.000
vgaCTCH<1>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<0>.D 10.000
vgaCTCH<1>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<2>.D 10.000
vgaCTCH<1>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<3>.D 10.000
vgaCTCH<1>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<1>.Q vgaCTCV<9>.D 10.000
vgaCTCH<1>.Q vgaENA.D 10.000
vgaCTCH<2>.Q VGA_HS.D 10.000
vgaCTCH<2>.Q vgaCTCH<0>.D 10.000
vgaCTCH<2>.Q vgaCTCH<1>.D 10.000
vgaCTCH<2>.Q vgaCTCH<2>.D 10.000
vgaCTCH<2>.Q vgaCTCH<3>.D 10.000
vgaCTCH<2>.Q vgaCTCH<4>.D 10.000
vgaCTCH<2>.Q vgaCTCH<5>.D 10.000
vgaCTCH<2>.Q vgaCTCH<6>.D 10.000
vgaCTCH<2>.Q vgaCTCH<7>.D 10.000
vgaCTCH<2>.Q vgaCTCH<8>.D 10.000
vgaCTCH<2>.Q vgaCTCH<9>.D 10.000
vgaCTCH<2>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<0>.D 10.000
vgaCTCH<2>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<2>.D 10.000
vgaCTCH<2>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<3>.D 10.000
vgaCTCH<2>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<2>.Q vgaCTCV<9>.D 10.000
vgaCTCH<2>.Q vgaENA.D 10.000
vgaCTCH<3>.Q VGA_HS.D 10.000
vgaCTCH<3>.Q vgaCTCH<0>.D 10.000
vgaCTCH<3>.Q vgaCTCH<1>.D 10.000
vgaCTCH<3>.Q vgaCTCH<2>.D 10.000
vgaCTCH<3>.Q vgaCTCH<3>.D 10.000
vgaCTCH<3>.Q vgaCTCH<4>.D 10.000
vgaCTCH<3>.Q vgaCTCH<5>.D 10.000
vgaCTCH<3>.Q vgaCTCH<6>.D 10.000
vgaCTCH<3>.Q vgaCTCH<7>.D 10.000
vgaCTCH<3>.Q vgaCTCH<8>.D 10.000
vgaCTCH<3>.Q vgaCTCH<9>.D 10.000
vgaCTCH<3>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<0>.D 10.000
vgaCTCH<3>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<2>.D 10.000
vgaCTCH<3>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<3>.D 10.000
vgaCTCH<3>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<3>.Q vgaCTCV<9>.D 10.000
vgaCTCH<3>.Q vgaENA.D 10.000
vgaCTCH<4>.Q VGA_HS.D 10.000
vgaCTCH<4>.Q vgaCTCH<0>.D 10.000
vgaCTCH<4>.Q vgaCTCH<1>.D 10.000
vgaCTCH<4>.Q vgaCTCH<2>.D 10.000
vgaCTCH<4>.Q vgaCTCH<3>.D 10.000
vgaCTCH<4>.Q vgaCTCH<4>.D 10.000
vgaCTCH<4>.Q vgaCTCH<5>.D 10.000
vgaCTCH<4>.Q vgaCTCH<6>.D 10.000
vgaCTCH<4>.Q vgaCTCH<7>.D 10.000
vgaCTCH<4>.Q vgaCTCH<8>.D 10.000
vgaCTCH<4>.Q vgaCTCH<9>.D 10.000
vgaCTCH<4>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<0>.D 10.000
vgaCTCH<4>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<2>.D 10.000
vgaCTCH<4>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<3>.D 10.000
vgaCTCH<4>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<4>.Q vgaCTCV<9>.D 10.000
vgaCTCH<4>.Q vgaENA.D 10.000
vgaCTCH<5>.Q VGA_HS.D 10.000
vgaCTCH<5>.Q vgaCTCH<0>.D 10.000
vgaCTCH<5>.Q vgaCTCH<1>.D 10.000
vgaCTCH<5>.Q vgaCTCH<2>.D 10.000
vgaCTCH<5>.Q vgaCTCH<3>.D 10.000
vgaCTCH<5>.Q vgaCTCH<4>.D 10.000
vgaCTCH<5>.Q vgaCTCH<6>.D 10.000
vgaCTCH<5>.Q vgaCTCH<7>.D 10.000
vgaCTCH<5>.Q vgaCTCH<8>.D 10.000
vgaCTCH<5>.Q vgaCTCH<9>.D 10.000
vgaCTCH<5>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<0>.D 10.000
vgaCTCH<5>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<2>.D 10.000
vgaCTCH<5>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<3>.D 10.000
vgaCTCH<5>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<5>.Q vgaCTCV<9>.D 10.000
vgaCTCH<5>.Q vgaENA.D 10.000
vgaCTCH<6>.Q VGA_HS.D 10.000
vgaCTCH<6>.Q vgaCTCH<0>.D 10.000
vgaCTCH<6>.Q vgaCTCH<1>.D 10.000
vgaCTCH<6>.Q vgaCTCH<2>.D 10.000
vgaCTCH<6>.Q vgaCTCH<3>.D 10.000
vgaCTCH<6>.Q vgaCTCH<4>.D 10.000
vgaCTCH<6>.Q vgaCTCH<7>.D 10.000
vgaCTCH<6>.Q vgaCTCH<8>.D 10.000
vgaCTCH<6>.Q vgaCTCH<9>.D 10.000
vgaCTCH<6>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<0>.D 10.000
vgaCTCH<6>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<2>.D 10.000
vgaCTCH<6>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<3>.D 10.000
vgaCTCH<6>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<6>.Q vgaCTCV<9>.D 10.000
vgaCTCH<6>.Q vgaENA.D 10.000
vgaCTCH<7>.Q VGA_HS.D 10.000
vgaCTCH<7>.Q vgaCTCH<0>.D 10.000
vgaCTCH<7>.Q vgaCTCH<1>.D 10.000
vgaCTCH<7>.Q vgaCTCH<2>.D 10.000
vgaCTCH<7>.Q vgaCTCH<3>.D 10.000
vgaCTCH<7>.Q vgaCTCH<4>.D 10.000
vgaCTCH<7>.Q vgaCTCH<8>.D 10.000
vgaCTCH<7>.Q vgaCTCH<9>.D 10.000
vgaCTCH<7>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<0>.D 10.000
vgaCTCH<7>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<2>.D 10.000
vgaCTCH<7>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<3>.D 10.000
vgaCTCH<7>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<7>.Q vgaCTCV<9>.D 10.000
vgaCTCH<7>.Q vgaENA.D 10.000
vgaCTCH<8>.Q VGA_HS.D 10.000
vgaCTCH<8>.Q vgaCTCH<0>.D 10.000
vgaCTCH<8>.Q vgaCTCH<1>.D 10.000
vgaCTCH<8>.Q vgaCTCH<2>.D 10.000
vgaCTCH<8>.Q vgaCTCH<3>.D 10.000
vgaCTCH<8>.Q vgaCTCH<4>.D 10.000
vgaCTCH<8>.Q vgaCTCH<8>.D 10.000
vgaCTCH<8>.Q vgaCTCH<9>.D 10.000
vgaCTCH<8>.Q vgaCTCV<0>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<0>.D 10.000
vgaCTCH<8>.Q vgaCTCV<1>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<2>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<2>.D 10.000
vgaCTCH<8>.Q vgaCTCV<3>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<3>.D 10.000
vgaCTCH<8>.Q vgaCTCV<4>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<5>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<6>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<7>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<8>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<9>.CE 10.000
vgaCTCH<8>.Q vgaCTCV<9>.D 10.000
vgaCTCH<8>.Q vgaENA.D 10.000
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vgaCTCH<9>.Q vgaCTCH<0>.D 10.000
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Clock to Setup for clock ZX_CLK
Source Destination Delay
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Analysis Completed: Sun Jan 30 21:18:58 2011